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序约束下,‘女娲’综合出的门级网表,平均面积比dc缩小了5-8!平均动态功耗降低了10-15!这主要是因为‘女娲’内置了我们针对低功耗和高性能arm架构深度优化的逻辑优化算法库,并且能够更精准地利用台积电65nm工艺库中那些特殊的低漏电或高速单元。”
    “更小的面积意味着更低的成本,更低的功耗意味着更长的续航和更低的发热!仅仅在逻辑综合这一个环节,‘女娲’就为‘天枢’带来了实实在在的竞争优势!”
    例证二:“盘古”p&r引擎的时序收敛“神力”!
    “而在后端物理实现阶段,”李志远继续道,“‘盘古’p&r引擎的作用更是不可或缺!”
    “大家都知道,65纳米工艺下,时序收敛是最大的挑战之一。‘天枢’内部高达数亿的晶体管,数百万条需要精确满足时序的路径,其布局布线的难度是空前的。”
    “我们对比了使用商业布局布线工具和‘盘古’v18引擎(集成了最新的启发式算法和机器学习优化)的结果。”屏幕上出现了两张对比鲜明的时序违规分布图。
    “使用商业工具,即使经过多轮优化,在最终签核时,依然残留了数百条微小的时序违规,需要后端工程师花费大量时间进行手动修复。而使用‘盘古’引擎,在几乎相同的运行时间内,不仅成功地将所有时序违规全部消除,甚至在大部分关键路径上还留有超过50皮秒的正裕量!”
    “这极大地提高了我们首次流片成功的信心,也为芯片的稳定运行频率留出了宝贵的空间!”负责后端的张伟忍不住补充道,他对“盘古”的威力体会最深。
    例证三:软硬件协同仿真的效率革命!
    “除了ppa优化,”李志远强调,“我们eda平台在提升软硬件协同开发效率方面的作用也开始显现。”
    “通过我们增强版的系统级仿真和硬件加速平台,‘北辰’os团队能够在硬件rtl代码冻结前数周,就开始在接近真实的硬件环境下运行和调试他们的内核、驱动和关键应用。这使得许多原本需要等到芯片回来后才能发现的软硬件交互bug,都被提前暴露和修复了!”
    “小张,”李志远看向软件平台负责人,“你能分享一下这方面的感受吗?”

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